一種用于相干解調的 FPGA 時序優化方法

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本發明公開了一種用于相干解調的 FPGA 時序優化方法。所述 FPGA 時序優化方法包括對 FPGA 進行流水線設計；判斷是否存在總 延時超過延時閾值δ的路徑；判斷目標路徑中邏輯延時與布線延時的 比值 k 是否大于等于延時比例閾值ε；將所述目標路徑對應算法模塊 中的算法設置為窮舉法，并將該算法模塊所有可能的計算結果存儲于 只讀存儲器中；重新設置 FPGA 的最大扇出直至所有路徑總延時的最 大值小于等于延時閾值δ。本發明通過邏輯優化的方法，從而解決了 有反饋或者迭代運算而不能使用流水線設計進行優化的問

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