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成果完成年份：2010年7月 成果簡介：BinGo內嵌式服務器安全防護系統面向網絡服務器，旨在幫助服務器管理員以更有效的方式實現安全防護。系統普適于Windows、Linux兩大主流服務器，無縫內嵌于服務器架設軟件之中，以簡單便捷的操作，精確智能的分析，行之有效的方式實現對服務器全方位、系統化的安全防護，創造性地提出了惡意攻擊的主動分析檢測技術，通過SQL語句的樹形結構比對，DDOS攻擊的智能辨識等獨具特色的手段完成對攻擊行為的精確定位和高效處理，利用對用戶行為的智能分析，從原理上

目前，多媒體視頻領域存在多個編碼標準，包括 mpeg1/mpeg2/mpeg4/h.264，以及我們國家擁有自主知識產權的 AVS 標準。mpeg4 標準之中又包括 xvid、divx 等，而 h.264 可能 93 合作方式 商談。4 所屬行業領域 電子信息領域。也將存在多種編碼標準。其中新的編碼標準，如 h.264、VC-1 等，由于其需要較高的處理能 力，僅僅依靠嵌入式 CPU 或 DSP 的多媒體解決方案是無法獲得滿意的性能指標的，因此必 須采用專用集成電路(ASIC)方法來實現硬件加速功能。但這種 ASIC 設計方法——即通過硬件實現直接提供某種(些)編碼格式的支持缺乏靈 活性，一旦有種新的編碼標準推出，就需要重新設計開發芯片。面對眾多的媒體編碼標準， 這種方式增加了設計以及應用成本。而就目前市場發展來看，多種視頻編解碼技術將長期共 存，迫使芯片業界必須迅速攻克靈活性、兼容性等難題。為解決這一問題，清華大學設計了 一種軟硬件混合的多媒體處理器解決方案，支持 mpeg1/mpeg2/mpeg4 /h.264/AVS 視頻標準 以及相關的音頻編碼標準。其核心是設計一種多媒體處理芯片，該芯片對于通用的多媒體編 碼中的計算密集型的數據處理，如運動補償算法(Motion Compensation)、反離散余弦變化 (iDCT)、色彩空間轉換等，采用 ASIC 實現。在此硬件平臺之上，設計一套與具體標準無 關的多媒體處理通用軟件開發接口，實現軟硬件混合的媒體處理。這樣就能夠增加媒體處理 的靈活性——可以通過修改軟件來支持新的編碼標準或者新的應用。

面向客戶的嵌入式系統應用要求，采用0.25um工藝，設計主頻100MHz以上專用的嵌入式微處理器SoC芯片：32位嵌入式微處理器芯片——SEP3201、高性能32位嵌入式微處理器芯片——眾志805、基于ARM內核的32位嵌入式微處理器芯片——Garfield2、Garfield3、Garfield4、Garfield5，如圖所示。

基于事件驅動方式的仿生視覺圖像傳感器，用于高速場景的拍攝 一、項目分類 關鍵核心技術突破、顯著效益成果轉化 二、成果簡介 隨著虛擬現實（VR）、增強現實（AR）和混合虛擬增強現實（MR）技術、自動駕駛、物聯網以及機器視覺等領域的飛速發展，對圖像傳感器的采集速度提出了更高的要求。傳統基于“幀”掃描形式的CMOS 或 CCD 圖像傳感器較難滿足高速運動物體的拍攝需求，若提高相機的圖像采集幀率，則需要采用高性能且結構復雜的模數轉換器，大量的圖像會帶來較大的數據冗余，此外，也會面臨功耗高的問題。 相比于傳統的光電和圖像傳感器，生物視網膜具有許多不可比擬的優勢。視網膜中的光感受器可根據外界光強的變化自適應調節增益，能夠感知超過 180dB 的光強范圍。另外，視網膜基于事件驅動式的采集方式，僅輸出場景中光強發生變化的信息，因而，能夠濾除低頻信息帶來的冗余。在信號處理和傳輸上，采用異步通信的方式，通過神經節細胞將光強信息轉換為時空脈沖信號，實現低功耗。 受到生物視網膜的啟發，研究人員提出了基于事件驅動方式的仿生視覺圖像傳感器，用于高速場景的拍攝。該類傳感器多采用對數像素電路作為光強探測單元，因其動態響應范圍寬，可隨機讀取。然而，對數電路在弱光環境下靈敏度低，幾乎沒有光響應，即仍然無法模仿視網膜弱光下的高靈敏度，除此之外，其輸出受到 (Fixed Pattern Noise，FPN)的影響，降低了圖像質量。 我們提出了一種兼容 CMOS 工藝的光敏二極管體偏置場效應晶體管器件(PD- body biased MOSFET，簡稱 PD-MOS)，其結構圖和等效電路如圖 1所示。 利用 PD 的感光特性以及 MOSFET 的正向襯底偏置效應實現集成光強探測及信號放大于一體的光電器件。該器件可解決對數電路在弱光下靈敏度低的問題，并且提出了一種明暗傳感器的方案以降低噪聲。設計成像測試方案并搭建靜態圖像采集測試系統，實現靜態顯示，通過 MTALAB 進行圖像恢復從而實現動態圖像顯示功能。   圖 1 (a) PD-MOS 器件結構及其 (b) 等效電路圖 經過商用 180nm CMOS 工藝流程制備后的器件概貌如圖 2 所示，圖 (a) 為三種不同像素設計的芯片實物圖，從上至下分別為環形結構、條形結構及對數像素電路，將其中的環形結構在顯微鏡下放大觀察可看到圖 (b) 所示的形貌，圖 (c) 為4個像素的顯微圖。   圖 2 (a) PD-MOS 成像陣列芯片的實物圖，(b) 環形結構芯片在顯微鏡下的放大圖以及 (c) 環形結構像素放大圖 上位機實時顯示效果如圖3所示，可以明顯看出兩根頭發相交。子圖 (a) 為暗態時的 100 幀平均灰度圖，子圖 (b) 為暗態時的曲面圖，子圖 (c) (e) (g) (i) 為光態下的圖，子圖 (d) (f) (h) (j) 為光態下的圖像數據減去暗態下圖像數據的降噪圖，可以發現在30nw/cm2 輻照度下已經出現頭發的輪廓，當輻照度繼續增加，頭發的輪廓越來越清晰，當輻照度達到 3mw/cm2，仍然可以看到頭發的輪廓。   圖 3 陣列芯片采集的圖像 不同于傳統計算機視覺系統的圖像采集方式，生物視覺系統的成像由視野場景中發生的事件觸發，且生物視網膜具有寬動態響應范圍、超低功耗以及異步傳輸等特點，這為仿生視覺系統的研究提供了全新的思路。隨著物聯網、自動駕駛以及安防等領域的快速發展，它們對高速動態圖像傳感器的需求也日益提升。近些年，針對這些需求，研究人員提出了一種用于采集高速動態信息的類視網膜相機，成為了一大熱點研究方向。類視網膜相機的工作原理模擬了生物視網膜事件驅動型的采集方式及異步型的傳輸模式，為動態視覺成像提供了硬件基礎。綜上，該類傳感器的研究具有十分重要的科研意義和深遠的經濟價值。

光收發芯片是光收發模塊中的集成電路，并不包括激光芯片，是指光纖寬帶網絡物理層的主要基礎芯片，包括跨阻放大器、限幅放大器、激光驅動器三種。它們被用于光纖傳輸的前端，來實現高速傳輸信號的光電、電光轉換，這些功能被集成在光纖收發模塊中。

圍繞自主通用處理器，研發操作系統及其之上的核心 API 軟件，支撐國家信息化建設，并致力于構建區別于 Wintel 和 AA 之外的世界第三套信息化生態體系 。

產品詳細介紹 　　概述： 　　1.0625Gbps至4.25Gbps單芯片集成的低功耗SFP+多速率限幅 　　放大器和VCSEL驅動器高速光收發芯片(EP110) 　　EP110為高度集成的限幅放大器和VCSEL驅動器，設計用于數據傳輸速率高達8.5Gbps的1x/2x/4x/8x光纖通道傳輸系統以及10.3125Gbps數據傳輸速率的10GBASE-SR傳輸系統。器件采用+3.3V單電源供電，這款低功耗、集成限幅放大器、VCSEL驅動器和微控制器三合一的高集成單芯片。平均光功率由平均功率控制環路(APC)控制，該控制環路通過連接至VCSEL驅動器的3線數字接口控制、所有差分I/O為50歐姆傳輸線PCB設計提供最佳的背板短接。EP110集成一個微處理器，可以實現SFF8472協議的數字監控接口要求，可通過固件實現高級Rx設置(模式選擇、LOS門限、LOS極性、CML輸出電平、信號通道極性)和Tx設置(調制電流、偏置電流、極性、眼圖交叉點調制)，無需外部微處理器和外部元件。 　　EP110采用無鉛、5mm*5mm、40引腳QFN封裝。 　　1.0625Gbps至10.32Gbps單芯片集成的低功耗SFP+多速率限幅 　　放大器和VCSEL驅動器高速光收發芯片(EP112) 　　EP112為高度集成的限幅放大器和VCSEL驅動器，設計用于數據傳輸速率高達8.5Gbps的1x/2x/4x/8x光纖通道傳輸系統以及10.3125Gbps數據傳輸速率的10GBASE-SR傳輸系統。器件采用+3.3V單電源供電，這款低功耗、集成限幅放大器、VCSEL驅動器和微控制器三合一的高集成單芯片。平均光功率由平均功率控制環路(APC)控制，該控制環路通過連接至VCSEL驅動器的3線數字接口控制、所有差分I/O為50歐姆傳輸線PCB設計提供最佳的背板短接。EP112集成一個微處理器，可以實現SFF8472協議的數字監控接口要求，可通過固件實現高級Rx設置(模式選擇、LOS門限、LOS極性、CML輸出電平、信號通道極性)和Tx設置(調制電流、偏置電流、極性、眼圖交叉點調制)，無需外部微處理器和外部元件。 　　EP112采用無鉛、5mm*5mm、40引腳QFN封裝。 　　1.0625Gbps至14Gbps單芯片集成的低功耗SFP+多速率限幅 　　放大器和VCSEL驅動器高速光收發芯片(EP116) 　　EP116是一款低功耗、集成限幅放大器、VCSEL驅動器和微控制器三合一的16G SFP+高集成高速光收發芯片,工作在高達14Gbps的數據速率、非常適合以太網和光纖通道應用。在EP116的發射和接收路徑上集成了CDR功能，解決了大多數高速系統存在的信號失真問題。平均光功率由平均功率控制環路(APC)控制，該控制環路通過連接至VCSEL驅動器的3線數字接口控制、所有差分I/O為50歐姆傳輸線PCB設計提供最佳的背板短接。EP116集成一個微處理器，可以實現SFF8472協議的數字監控接口要求，可通過固件實現高級Rx設置(模式選擇、LOS門限、LOS極性、CML輸出電平、信號通道極性、去加重)和Tx設置(調制電流、偏置電流、極性、可編程去加重、眼圖交叉點調制)，無需外部微處理器和外部元件。 　　EP116采用無鉛、6mm*6mm、48引腳QFN封裝。 　　特點： 　　3.3供電時，功耗僅為500mW 　　工作速率高達10.32Gbps 　　10.32Gbps下，具有5mVp-p接收靈敏度 　　Rx和Tx極性選擇 　　可調節觸發LOS報警電平 　　LOS極性選擇 　　能夠向100歐姆差分負載提供高達12mA的調制電流 　　偏置電流高達19mA 　　Rx輸出可選擇去加重 　　支持SPI EEPROM和IIC EEPROM 　　可調節調制輸出的眼圖交叉點 　　工作溫度: -40度 到 90度

本項目重點研究面向物聯網極低功耗微控制器關鍵技術，包括寬電壓標準單元和片上存儲器設計技術、工藝-電壓-溫度（PVT）偏差檢測技術與自適應動態電壓和頻率調節技術、快速響應的寬負載高效率電源轉換技術、低功耗高精度模數轉換電路設計技術、極低功耗快速啟動晶體振蕩器技術；面向工業控制微控制器關鍵技術，包括高可靠處理器架構、低延時訪問存儲策略、納秒級中斷響應處理技術、容錯型自糾錯SRAM 設計技術、高精度時鐘基準電路設計技術。

本技術成果涉及集成電路測試技術領 域，公開了一種RFID讀寫器芯片中測系 統及方法

本項目是用 28 納米 FPGA 器件實現了一枚《萬兆網絡多核處理器》SOC 芯 片。該芯片目標客戶是路由器、交換機、防火墻網絡設備整機廠商和網絡技術 科研、監管機構。該芯片用于拓展網絡帶寬到 10Gbps，支持 Open Flow 協議， 兼容 IPV4/IPV6 協議，是 SDN 控制器的基礎載體，NFV 的運行平臺。該芯片是 互聯網產業的核心器件、重要的戰略物資，國內空白，國家急需。該項目的產 業化包含 SOC 芯片推廣，FPGA→ASIC 轉化、網絡設備整機生產 3 部分。適合 創辦的企業為 Fabless 模式集成電路芯片設計為主和網絡裝備整機生產為輔的電 43 子信息類股份制高科技企業。